| Thèse soutenue
le 24 mai 2019
| Zhaopeng Wei
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| Directeur
Thèse Polytech'Lab |
Gilles Jacquemod
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| Titre |
Auto-polarisation de la grille arrière pour
auto-calibration de cellules analogiques et mixtes en technologie
UTBB-FDSOI
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Résumé
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Dans
la course à la miniaturisation des circuits électroniques
intégrés, il semble maintenant acquis que les
technologies UTBB-FDSOI sont mieux adaptées aux tailles
nanométriques, car elles peuvent limiter les problèmes
dus aux vairations aléatoires des dopages utilisés dans
les transistors classiques de type "bulk" et apporter une
amélioration significative en termes de performances et de
conceptions de faible puissance.
Les travaux de thèse présentés dans ce
mémoire
apportent une contribution significative au développement et
à la mise au point
de nouveaux blocs de base pour la conception et la réalisation
d’une boucle à
verrouillage de phase (PLL) utilisant la logique complémentaire
en technologie
UTBB-FDSOI 28 nm. Grâce à cette dernière, nous
avons proposé un inverseur
complémentaire basé sur une paire d’inverseurs à
couplage croisé des grilles
arrières offrant en sortie des signaux symétriques et
complémentaires. Ce
concept peut être étendu à toutes les cellules
numériques pour générer des
signaux de sortie plus stables, symétriques et
résilients. D’abord nous avons
conçu un oscillateur en anneaux rapide et performant
composé par quatre
inverseurs complémentaires délivrant des horloges de
qualité en quadratures
dont la fréquence d’oscillation est de 7.3 GHz. Puis, en
utilisant la logique
complémentaire et le contrôle de la grille arrière
de cette technologie, nous
proposons une solution efficace pour concevoir de nouvelles structures
de VRCO,
pompe de charge, PFD, diviseur etc., qui sont les
éléments de base des PLL à
grande vitesse et à faible bruit. Toutes ces conceptions ont
été simulées et
vérifiées sous Cadence. En outre, une puce de test de RO,
miroir de courant et
VCRO a déjà été réalisée en
silicium et testée, validant l'ensemble de nos
travaux. |
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