Résumé
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Les sytèmes
modernes
de communication de données s'appuient fortement sur des
techniques de
transmission asynchrone pour optimiser la largeur de bande et minimiser
la
consommation d'énergie. Dans ces systèmes, seul le signal
de données est
transmis, ce qui nécessite la mise en œuvre de circuits de
récupération
d'horloge et de données (CDR) au niveau du récepteur.
Cette thèse explore
certains avantages de la technologie Fully-Depleted
Silicon-On-Insulator
(FDSOI) pour améliorer les performances des circuits CDR en
atténuant les
effets de canaux courts grâce à des structures de
transistors innovantes ou en
diminuant le jitter des oscillateurs en anneau.
L'une des contributions de cette thèse est le
développement d'un circuit à résistance
négative utilisant la grille arrière du transistor FDSOI.
Ce circuit utilise un
miroir de courant contrôlé par la grille arrière
pour créer un oscillateur LC à
résistance négative. En outre, ce travail présente
l'implémentation de deux
types d'oscillateurs : un oscillateur en anneau en logique
complémentaire et un
oscillateur en anneau rapide. L'oscillateur en anneau capitalise sur
les
inverseurs complémentaires, offrant une symétrisation des sorties par le contrôle automatique de
la
grille arrière, améliorant ainsi ses performances.
L'oscillateur en anneau
rapide utilise quant à lui des inverseurs rapides en combinaison
avec des
inverseurs complémentaires conçus pour minimiser les
délais de propagation. La
thèse présente une analyse comparative
détaillée de ces oscillateurs, mettant
en évidence leurs points forts et leurs limites. Enfin, nous
introduisons un signal
d'injection dans l'oscillateur en anneau, ce qui permet de créer
un oscillateur
verrouillé par injection (ILO) à faible jitter. Cet
oscillateur présente des
caractéristiques de performances remarquables, notamment en ce
qui concerne la
réduction du bruit de phase et l'amélioration de la
stabilité de la fréquence.
Tirant parti des bonnes performances de l'ILO, nous proposons une
nouvelle
récupération d'horloge et de données
verrouillée par injection (ILCDR) à faible
coût et à faible consommation d'énergie, avec un
temps de verrouillage rapide
et un bon jitter pour les applications en mode burst
Pour valider les
conceptions proposées et leurs performances à
différentes fréquences
opérationnelles, des simulations approfondies ont
été réalisées sous Cadence
Virtuoso à 868 MHz et 2.4 GHz. En outre, la conception de layout
et la
simulation post layout de l'ILCDR basé sur l'oscillateur en
anneau
complémentaire sont également présentées.
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