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Thèse soutenue le 30 novembre 2023

Radoune Habhab
Directeur Thèse Polytech'Lab Philippe Lorenzini - Pascal Masson -  Vincenzo Della Marca (IM2NP)

Titre

Optimisation d'architectures mémoires nonvolatilesà piégeage de charges pour les applications microcontrôleur et mémoire autonome

Résumé

L'objectif de ces travaux de thèse est d’évaluer les performances en écriture/cyclage/rétention d'une cellule mémoire SONOS basée sur une architecture split gate très innovante développée par STMicroelectronics, l’eSTM (embedded Select in Trench Memory). Dans un premier temps, le manuscrit explique la réalisation de cette mémoire SONOS qui est basée sur une modification de la mémoire eSTM à grille flottante, cette modification se faisant sans coût supplémentaire. Dans un second temps, une étude sur les mécanismes de programmation et d’effacement les plus performants pour cette mémoire est présenté, ceci m'amène aussi à proposer une nouvelle architecture de mémoire SONOS. Dans un troisième temps, les résultats de caractérisation électrique seront montrés pour les phases de programmation et effacement de la cellule SONOS eSTM pour les deux architectures disponibles : dual gate et overlap. Pour la mémoire dual gate, les deux cellules mémoires de part et d'autre du transistor de sélection ont chacune leur propre empilement de grille « ONO/grille de contrôle ». Pour la mémoire overlap, la couche ONO est commune aux deux cellules mémoires. Même si cette couche est partagée, la mémorisation de l'information dans l'ONO est localisée uniquement sous la grille de contrôle concernée grâce à la nature discrète du piégeage des charges. Le mécanisme mis en oeuvre pour les opérations d'écriture et d'effacement est l'injection de porteurs chauds et l'optimisation des polarisations (différentes pour les deux architectures disponibles) de drain et de grille de sélection sera détaillée, ce qui a permis de définir les tensions de seuil écrite et effacée pour le dispositif. Les conditions de programmation et effacement trouvé ont permis d'effectuer des tests d'endurance jusqu'à un million de cycles pour les deux architectures. Finalement, une étude en rétention et un autre de pompage de charge ont été menés pour connaitre la qualité d’oxyde à l’interface des cellules. Dans un quatrième temps, le fonctionnement de la mémoire a été décrit pour mieux comprendre les mécanismes d'injections et de transport de charge dans le dispositif ainsi que la variabilité de l'eSTM liée au procédé de fabrication. L'objectif a été atteint à l'aide de simulations TCAD et de mesures électriques sur des structures de géométries variées.